Xilinx ISEを用いたVerilogファイルからbitファイル生成までの手順

Synthesis (XST)

XSTに.xst, .lso (ともにProject Navigatorで生成)を渡してsynthesisを行う(たとえば__projnav/*.xst)

デザインデータベース (NGDBUILD)

FPGA Compilerの出力した.edfと.ncfをライブラリとあわせ(ncfファイルの読み込みはオプショナル?)、デザインデータベースファイル(単一の.ngdファイル)を生成する。(XSTの作る.ngcファイルも食べる)

まず、内部的にedif2ngdが呼ばれて.ngoファイルが作成され、続いてライブラリとあわせられます。

ngdbuild hoge.edf hoge.ngd  -p xc4003e-4-pc84

ゲートのマッピング (MAP)

論理ゲートをCLB,IOBにマップし、ngdファイルからncdファイル(physical design file)、pcfファイル(constraints file - timing requirementを含んでいる)を作成します。

map -o hoge_map.ncd hoge.ngd hoge.pcf

これに伴い、hoge_map.ngm、マップレポートhoge_map.mrpが作成されます。

Place and Route (PAR)

pcfファイルとマッピング済みncdファイル(レイアウトデータ)からncdファイルを作成します

par -w -ol 5 -d 0 hoge_map.ncd hoge.ncd hoge.pcf

これに伴い、hoge.pad, hoge.dly, ログ(hoge.par)が作成されます

静的なタイミング解析 (TRACE)

ncdファイルとpcfファイルからタイミングレポートファイル(.twr)を作成します。

タイミングに問題がある場合はエラーをはきます?

trce hoge.ncd hoge.pcf -e 3 -o hoge.twr

コンフィギュレーションファイルの作成 (BITGEN)

.ncdファイルや制約ファイル.ut(Project Navigatorで生成)からコンフィギュレーションファイル(bitファイル)を作成します。 [#yddc5acc] (内部的にDRC(Design Rule Checker)が呼ばれます)

bitgen hoge.ncd  -l -w

これに伴い、ログファイルhoge.bgn、hoge.drc、hoge.llが作成されます。


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Last-modified: 2007-06-01 (金) 19:48:32